Les processeurs Codasip fonctionnant selon la norme RISC-V (Bk) exploitent le riche écosystème logiciel et matériel que représente la norme extensible RISC-V de l’ISA (Instruction-Set Architecture), tout en conservant l’incroyable flexibilité de tous les noyaux fabriqués par Codasip.

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Des implémentations de processeurs éprouvées


Codasip propose actuellement les versions de référence suivantes de l’architecture RISC-V avec un système  à  3, 5 et  7 étapes. Toutes sont entièrement conformes à la spécification RISC-V et entièrement personnalisables.

  • Bk3 pipeline

  • Bk5 pipeline

  • Bk7 pipeline

Au-delà de l’implémentation du processeur de référence, Codasip fournit une prise en charge standard des niveaux d’instruction supplémentaires tels que définis par la spécification RISC-V actuelle.

 

Bk3

Bk5

Bk5-64

Bk7

Base sûre ISA

RV32E/I

RV32I

RV64I

RV64I

Compressed ISA « C »

Facultatif

Facultatif

Facultatif

Floating Point « F » Single Precision

Facultatif

Facultatif

Facultatif

Facultatif

Floating Point « D » Double Precision

Facultatif

Facultatif

Facultatif

Multiplication et division « M »

Facultatif
(séquentiel/parallèle)

Parallèle

Parallèle

Parallèle

Privilege mode

M + U

M + U

M + U

M + S + U

Memory protection

Optional PMP
(8/16 regions)

Optional PMP
(8/16 regions)

Optional PMP
(8/16 regions)

MMU

Tightly coupled memory (instruction, data)

Facultatif

Facultatif

Facultatif

Coming soon

Arrêt de la prise en charge

Branch predictor

JTAG & RISC-V Debug Support (4pin/2pin)

Bk3

  • Base sûre ISA : RV32E/I
  • ISA condensée : Facultatif
  • Floating Point “F” Single Precision: Optional
  • Floating Point “D” Double Precision: N/A
  • Multiplication et division “M” : Facultatif (séquentiel/parallèle)
  • Privilege mode: M + U
  • Memory protection: Optional PMP (8/16 regions)
  • Tightly coupled memory (instruction, data): Optional
  • Arrêt de la prise en charge
  • Prédicteur de saut
  • Prise en charge du débogage du JTAG

Bk5

  • Base sûre ISA : RV32I
  • ISA condensée : Facultatif
  • Floating Point “F” Single Precision: Optional
  • Floating Point “D” Double Precision: Optional
  • Multiplication et division “M” : Parallèle
  • Privilege mode: M + U
  • Memory protection: Optional PMP (8/16 regions)
  • Tightly coupled memory (instruction, data): Optional
  • Arrêt de la prise en charge
  • Prédicteur de saut
  • Prise en charge du débogage du JTAG

Bk5-64

  • Base sûre ISA : RV64I
  • ISA condensée : Facultatif
  • Floating Point “F” Single Precision: Optional
  • Floating Point “D” Double Precision: Optional
  • Multiplication et division “M” : Parallèle
  • Privilege mode: M + U
  • Memory protection: Optional PMP (8/16 regions)
  • Tightly coupled memory (instruction, data): Optional
  • Arrêt de la prise en charge
  • Prédicteur de saut
  • Prise en charge du débogage du JTAG

Bk7

  • Base sûre ISA : RV64I
  • Compressed ISA “C”
  • Floating Point “F” Single Precision: Optional
  • Floating Point “D” Double Precision: Optional
  • Multiplication et division “M” : Parallèle
  • Privilege mode: M + S + U
  • Memory protection: MMU
  • Tightly coupled memory (instruction, data): Coming soon
  • Arrêt de la prise en charge
  • Prédicteur de saut
  • Prise en charge du débogage du JTAG

Entièrement personnalisable


Tous les noyaux Codasip Bk sont entièrement personnalisables en fonction des besoins de votre conception. Les modifications peuvent être effectuées par Codasip dans le cadre du produit standard ou par vos propres développeurs à l’aide de notre boîte à outils unique de génération de propriété intellectuelle (Codasip Studio).

Vous avez besoin d’un MAC à cycle unique, de fonctions de cryptage spécialisées ou que soient pris en charge des types de données non standard ? Pas de problème. Mieux encore, grâce à la nature extensible de la norme RISC-V de l’ISA, tous les noyaux sur mesure restent conformes à la norme RISC-V, ce qui vous permet d’utiliser l’écosystème SW en pleine croissance.

Prise en charge des SDK commerciaux de pointe


The Bk cores are supported by industry-leading SDK that is based on LLVM, GNU and other open standards, but is optimized for your unique processor configuration and backed by Codasip’s professional support.

Codasip CodeSpace


To write software for your new core, you can use Codasip CodeSpace. This firmware development environment is based on the open Eclipse framework and can be purchased separately. It is a convenient standalone tool for code editing, compiling, profiling, and debugging.

Prise en charge des SDK commerciaux de pointe


Les noyaux Bk sont pris en charge par un SDK de pointe basé sur LLVM, GNU et d’autres normes ouvertes, mais optimisés pour la configuration unique de votre processeur et soutenu par une prise en charge complète de Codasip.

Ouvert, extensible, pris en charge par le secteur


Codasip est fier d’être un membre fondateur de la Fondation RISC-V, rejoignant ainsi des leaders du secteur tels que Google, Oracle, HP, AMD, Nvidia, et bien d’autres.

La particularité du RISC-V est qu’il définit un ISA qui aide au développement d’écosystèmes HW et SW sains, permettant à chaque fournisseur d’offrir sa propre solution.

« Codasip et RISC-V présentent tous les avantages de la personnalisation des applications, avec la stabilité et la prévisibilité des conceptions ARM du commerce, tout en offrant une amélioration des performances considérable ».Derek Atkins, CTO, SecureRF

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