Codasip所推出SweRV Core™ 支援包裹提供系统单晶片(SoC)设计流程中所需之必要元件,开发工具,以及专业的技术支援。
SweRV 核心
SweRV Core™ EH1为西部数据(Western Digital)与CHIPS联盟(CHIPS Alliance)共同推进的最新技术RISC-V内核。可于GitHub免费下载开放代码。
该核心将应用于西部数据所推出之各项新产品内。其设计完全开放,供RISC-V社群重覆使用并持续贡献。
- 架构:32位元,超纯量,双发射9级流水线
- 效能:4.95 CoreMark/MHz (可由编译器优化达更高跑分)
- 主频:高达1.8 GHz
- 制程:台积电(TSMC)28奈米 CMOS
- 汇流排支援:AXI,AHB-Lite协定
- 可编程的中断处理器
- 支援RISC-V Debug调试工具
- 单螺纹: 6 CoreMark/MHz
- 双螺纹: 7.8 CoreMark/MHz
- 效能: 4.3 CoreMark/MHz
我们的支援方案
我们强大的SweRV Core™支持包提供了完整的组件和支持,包括芯片设计,实施,测试和软件编程,并支持第三方开发工具。 使客户能够使用SweRV内核以最具竞争力的技术和最低的开发成本集成片上系统(SoC)。
支援方案内容包含:
- Connector.
集成开发环境
易于部署的IDE,带有开源EDA工具和用于商业工具的脚本,可以立即使用
- Connector.
RTL设计
SweRV EH1的稳定版本和SoC设计示例(SweRVOlf)
- Connector.
软件开发工具
编译器工具链(GNU)和片上调试器(OpenOCD)
- Connector.
硬件开发工具
开源模拟器(Verilator,Whisper ISS)并支持领先的商业模拟器,lint,合成器
- Connector.
文档和示例
全面的文档,样本,库
- Connector.
技术支援
通过在线论坛,电子邮件,电话和现场提供的专家支持
- Connector.
额外服务
自定义,优化和全面验证您的核心(按需提供的服务)
“选择开源的 RISC-V架构不仅大幅减少设计成本和开发风险,更替代传统封闭的指令集,降低对于单一厂商的依赖程度。我们推出SweRV Core™支援包裹,使晶片设计更为简单高效!”