SweRV EH1 核心支援方案

Codasip所推出SweRV 内核支援方案 (SweRV Support Package ,简称SSP), 提供系统单晶片(SoC)设计流程中所需之必要元件,开发工具,以及专业的技术支援。

『选择开源的 RISC-V架构不仅大幅减少设计成本和开发风险，更替代传统封闭的指令集，降低对于单一厂商的依赖程度。
我们推出SweRV核心 + Codasip支援方案之最强组合，使晶片设计更为简单高效！』

SweRV 核心

SweRV Core™ EH1 为西部数据（Western Digital）与CHIPS联盟(CHIPS Alliance)共同推进的最新技术RISC-V内核。可于GitHub免费下载开放代码。

应用

SweRV Core™ EH1 为低面积，高效能，嵌入式硬体及数据密集型应用导向之处理器内核。适用层面布及广泛，诸如存储控制器，监测系统之即时分析，和蓬勃发展的物联网产业和智慧系统之应用。
该核心将应用于西部数据所推出之各项新产品内。其设计完全开放，供RISC-V社群重覆使用并持续贡献。

规格

  • 架构：32位元，超纯量，双发射9级流水线
  • 效能：4.95 CoreMark/MHz (可由编译器优化达更高跑分)
  • 主频：高达1.8 GHz
  • 制程：台积电（TSMC）28奈米 CMOS
  • 汇流排支援：AXI，AHB-Lite协定
  • 可编程的中断处理器
  • 支援RISC-V Debug调试工具

我们的支援方案

我们所推出强大的SweRV 内核支援方案 (SweRV Support Package ，简称SSP)，提供了完善的包含晶片设计，实现，至测试和软体编程等各阶段所需之元件和支援，并且支持第三方开发工具。使客户能以竞争力最高的技术和最低的开发成本应用SweRV 核心进行系统单进片（SoC）之整合。

支援方案内容包含：

  • 脚本

    针对Synopsys VCS，Cadence Genus，Mentor Questa等EDA工具所编写之脚本

  • Testbenches

    以SystemVerilog编写之范例testbench供验证使用

  • 硬体呈现

    FPGA仿真流程

  • 韧体整合

    提供韧体开发整合

  • 集成开发环境IDE

    完善的软硬件开发工具套件和易上手的开发环境

  • 专业支援

    专业即時线上技术支援

  • 教学文件

    详细的线上教学文件

取得SweRV核心

SweRV 核心™ EH1可於CHIPS Alliance所管理之GitHub文件夾免費下載。

从GitHub下载RTL代码

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